双路输出频率可调独立硬件黄闪控制器的制造方法

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阻R26与三极管Q2的基极相连，三极管Ql的集电极与电阻R25 —端及电容C13的一端相连；三极管Ql的发射极与系统地相连；电阻R25另一端与电源VCC相连，电容C13的另一端与系统地相连；三极管Q2的集电极与双向可控硅驱动光耦OPl的输入负极相连，三极管Q2的发射极与系统地相连；双向可控硅驱动光耦OPl的输入正极与电阻R27的一端及电阻R28的一端相连，电阻R27的另一端与电源VCC相连，电阻R28的另一端与发光二极管LED2的负极相连，发光二极管LED2的正极与电源VCC相连；双向可控娃驱动光親OPl输出的一个主端子通过电阻R29与双向可控硅TRl的一个主端子及交流输入端ACin相连，双向可控硅驱动光耦OPl输出的另一个主端子与双向可控娃TRl的门极及电阻R30的一端相连，电阻R30的另一端与双向可控硅TRl的另一个主端子、电容C15的一端、压敏电阻MV2的一端、保险丝F2的一端相连；电阻R31的一端与交流输入端ACin相连，电阻R31的另一端与电容C15的另一端相连，压敏电阻MV2的另一端也与交流输入端ACin相连，保险丝F2的另一端作为交流输出信号ACoutl与外部负载黄灯相连；电阻R32的一端与电阻R33的一端相连后与触发反转电路的输出DRV2相连，电阻R33的另一端与系统地相连，电阻R32的另一端与二极管D9的负极相连后与三极管Q3的基极相连，二极管D9的正极与系统地相连；三极管Q3的集电极通过电阻R35与三极管Q4的基极相连，三极管Q3的集电极也与电阻R34 —端及电容C14的一端相连，三极管Q3的发射极与系统地相连，电阻R34另一端与电源VCC相连，电容C14的另一端与系统地相连；三极管Q4的集电极与双向可控硅驱动光耦0P2的输入负极相连；三极管Q4的发射极与系统地相连；双向可控硅驱动光耦0P2的输入正极与电阻R36的一端及电阻R37的一端相连；电阻R36的另一端与电源VCC相连；电阻R37的另一端与发光二极管LED3的负极相连；发光二极管LED3的正极与电源VCC相连；双向可控硅驱动光耦0P2输出的一个主端子通过电阻R38与双向可控硅TR2的一个主端子及交流输入端ACin相连；双向可控娃驱动光親0P2输出的另一个主端子与双向可控娃TR2的门极及电阻R39的一端相连；电阻R39的另一端与双向可控硅TR2的另一个主端子、电容C16的一端、压敏电阻MV3的一端、保险丝F3的一端相连；电阻R40的一端与交流输入端ACin相连，电阻R40的另一端与电容C16的另一端相连，压敏电阻MV3的另一端也与交流输入端ACin相连，保险丝F3的另一端作为交流输出信号Acout2与外部负载黄灯相连。
7.如权利要求1，2所述双路输出频率可调独立硬件黄闪控制器，其特征是，所述基准时钟信号发生电路包括:二极管D5的正极和二极管D6的负极分别和交流EMI滤波电路的两个输出端相连；二极管D5的负极和瞬态抑制二极管TVS2的一端相连，并通过电阻R2和光耦0P3的输入正极相连；二极管D7的负极和电容C9也和光耦0P3的输入正极相连；光耦0P3的输入负极与电容C9的另一端，二极管D7的正极，瞬态抑制二极管TVS2的另一端，以及二极管D6的正极相连；光耦0P3的输出发射极和电容ClO的一端都与系统地相连；光耦0P3的输出集电极通过电阻R3与电容ClO的另一端，以及运算放大器IClA的同相输入端相连，并且通过电阻R4和电源VCC相连；运算放大器IClA的反相输入端通过电阻R6上拉到电源VCC，也通过电阻R7和电容Cll并连后下拉到系统地；运算放大器IClA的输出端连接与门IC2A的一个输入端并通过电阻R5上拉到电源VCC ;与门IC2A的另一输入端通过电阻R8上拉到电源VCC，并且通过电容C12和系统地相连；与门IC2A的输出作为基准时钟信号的输出，供后续模块使用。
8.如权利要求1，3所述双路输出频率可调独立硬件黄闪控制器，其特征是，所述可调时钟分频电路包括型号为MM74HC161的集成芯片IC3，基准时钟信号发生电路的输出信号与集成芯片IC3的第二脚相连；集成芯片IC3的第一脚、第七脚、第十脚相连后通过电阻R13上拉到电源VCC ;集成芯片IC3的第九脚通过电阻R14与第十九跳针JP19的一端相连，第十九跳针JP19的另一端与集成芯片IC3的第十一脚相连；集成芯片IC3的第三脚通过第十七跳针JP17上拉到电源VCC，也通过电阻R12下拉到系统地；集成芯片IC3的第四脚通过第十六跳针JP16上拉到电源VCC，也通过电阻Rll下拉到系统地；集成芯片IC3的第五脚通过第十五跳针JP15上拉到电源VCC，也通过电阻RlO下拉到系统地；集成芯片IC3的第六脚通过第十八跳针JP18上拉到电源VCC，也通过电阻R9下拉到系统地；集成芯片IC3的第八脚接系统地；集成芯片IC3的第十六脚接电源VCC ;集成芯片IC3的第十五脚作为分频后的时钟输出信号SI与计数分配电路的输入相连。
9.如权利要求1，4所述双路输出频率可调独立硬件黄闪控制器，其特征是，所述计数分配电路包括型号为丽74HC4017的集成芯片IC4，可调时钟分频电路的输出信号SI与集成芯片IC4的第十四脚相连，集成芯片IC4的第十三脚与集成芯片IC4的第十五脚相连后通过电阻R15下拉到系统地；集成芯片IC4的第十六脚与电源VCC相连；集成芯片IC4的第八脚与系统地相连；集成芯片IC4的第十二脚通过电阻R16与系统地相连；集成芯片IC4的第三脚与第十四跳针JP14的一端相连；集成芯片IC4的第二脚、第四脚、第七脚、第十脚分别与第一跳针JP1、第二跳针JP2、第三跳针JP3、第四跳针JP4的一端相连；集成芯片IC4的第一脚与第五跳针JP5的一端相连；集成芯片IC4的第五脚、第六脚、第九脚、第^ 脚分别与第六跳针JP6、第七跳针JP7、第八跳针JP8、第九跳针JP9的一端相连，也分别与第十跳针JP10、第^^一跳针JP11、第十二跳针JP12、第十三跳针JP13的一端相连；第一跳针JPl的另一端、第二跳针JP2的另一端、第三跳针JP3的另一端、第四跳针JP4的另一端、第五跳针JP5的另一端、第六跳针JP6的另一端、第七跳针JP7的另一端、第八跳针JP8的另一端、第九跳针JP9的另一端相连后通过电阻R18与系统地相连，也作为输出信号Kl连接触发反转电路；第十跳针JPlO的另一端、第十一跳针JPll的另一端、第十二跳针JP12的另一端、第十三跳针JP13的另一端、第十四跳针JP14的另一端相连后通过电阻R20下拉到系统地，也作为输出信号K2连接触发反转电路。
10.如权利要求9所述双路输出频率可调独立硬件黄闪控制器，其特征是，所述触发反转电路包括JK触发器IC5A和JK触发器IC5B，JK触发器IC5A的J端与集成芯片IC4的第三脚相连JK触发器IC5A的CLK端与基准时钟信号发生电路的输出相连JK触发器IC5A的K端与计数分配电路的输出Kl相连；JK触发器IC5A的CLR非端通过电阻R17上拉到电源VCC JK触发器IC5A的Q端连接与门IC2B的一个输入端；与门IC2B另一输入端通过电阻R21上拉到电源VCC，并且与使能信号ENl相连；与门IC2B的输出端作为输出信号DRVl连接输出驱动电路JK触发器IC5B的J端与集成芯片IC4的第一脚相连JK触发器IC5B的CLK端与基准时钟信号发生电路的输出相连JK触发器IC5B的K端与计数分配电路的输出K2相连JK触发器IC5B的CLR非端通过电阻R19上拉到电源VCC JK触发器IC5B的Q端连接与门IC2C的一个输入端；与门IC2C的另一输入端通过电阻R22上拉到电源VCC，并且与使能信号EN2相连；与门IC2C的输出端作为输出信号DRV2连接输出驱动电路的输入。
【专利摘要】本发明涉及一种双路输出频率可调独立硬件黄闪控制器，其包括：与市电连接的交流EMI滤波电路、AC-DC电路、基准时钟信号发生电路、可调时钟分频电路、计数分配电路、触发反转电路、功率驱动电路；所述交流EMI滤波电路的输出端分别连接AC-DC电路的输入端、基准时钟信号发生电路的输入端；基准时钟信号发生电路输出的时钟信号分别连接可调时钟分频电路、触发反转电路的时钟信号输入端；可调时钟分频电路的输出信号连接计数分配电路；触发反转电路包括两路独立的JK触发器电路，计数分配电路的输出信号分别连接两路JK触发器电路的触发信号输入端；触发反转电路的输出连接功率驱动电路。本发明是纯硬件电路搭建完成，可以提供两路单独的频率可调的信号输出。
【IPC分类】G08G1-07
【公开号】CN104715621
【申请号】CN201510164881
【发明人】何通, 韩晶
【申请人】江苏大为科技股份有限公司
【公开日】2015年6月17日
【申请日】2015年4月8日

文档序号 : 【 8396539 】

技术研发人员：何通,韩晶
技术所有人：江苏大为科技股份有限公司

备注：该技术已申请专利，仅供学习研究，如用于商业用途，请联系技术所有人。
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何通丨韩晶丨江苏大为科技股份有限公司

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