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双路输出频率可调独立硬件黄闪控制器的制造方法

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双路输出频率可调独立硬件黄闪控制器的制造方法
【技术领域】
[0001]本发明涉及一种交通信号控制器,具体是一种频率灵活可调的独立硬件黄闪信号控制器。
【背景技术】
[0002]在国内目前智能交通高速发展的今天,对道路交通信号机稳定,可靠,智能化要求越来越高;在交通信号中黄灯信号是一种绿灯和红灯之间的过渡信号,表示在注意安全的前提下可以慢速通行,这样在特定时段处于信号灯黄闪状态可以提高道路的畅通度,免去不必要的红灯等待时间。还有在交通信号机处于故障或则维修时独立黄闪控制器也能发挥作用,这样路口就不会陷入交通瘫痪状态。独立硬件黄闪器里面没有任何程序,是由纯硬件搭建完成,所以运行更稳定可靠,它还作为一个单独部件附在信号机中独立运行,不受信号机的影响。

【发明内容】

[0003]本发明的目的是克服现有技术中存在的不足,提供一种双路输出频率可调独立硬件黄闪控制器,其独立运行,使用方便,稳定可靠。
[0004]按照本发明提供的技术方案,所述的双路输出频率可调独立硬件黄闪控制器包括:与市电连接的交流EMI滤波电路、AC-DC电路、基准时钟信号发生电路、可调时钟分频电路、计数分配电路、触发反转电路、功率驱动电路;所述交流EMI滤波电路的输出端分别连接AC-DC电路的输入端,以及基准时钟信号发生电路的输入端;所述基准时钟信号发生电路输出的时钟信号分别连接可调时钟分频电路的时钟信号输入端,以及触发反转电路的时钟信号输入端;可调时钟分频电路的输出信号连接计数分配电路;所述计数分配电路的输出信号分别连接触发反转电路的输入端;触发反转电路的输出连接功率驱动电路的输入端;所述AC-DC电路为系统提供5V的直流电源VCC,基准时钟信号发生电路为系统提供一个稳定的基准时钟,可调时钟分频电路将基准时钟分频,计数分配电路将分频后的时钟信号做计数分配处理,提供两路独立可调的时钟信号,这两路时钟信号作为触发反转电路的输入信号;触发反转电路完成信号持续的高、低电平转换,并且把这两路不规则的时钟信号转变成两路50%占空比的PWM信号;功率驱动电路再将这两路驱动能力弱小的PWM信号转换成两路强电信号输出,有规律的驱动两路黄灯闪烁。
[0005]所述基准时钟信号发生电路包括光耦隔离电路和信号调整使能电路,光耦隔离电路的输出连接信号调整使能电路,从交流的强电中分离出时钟信号。
[0006]所述可调时钟分频电路是由一个同步计数器组成,完成基准时钟的I?16分频。所述计数分配电路由一个计数器组成。
[0007]所述触发反转电路包括两路独立的触发器电路,每路触发器电路中,JK触发器的输出连接与门的一个输入,与门另一个输入连接使能信号;计数分配电路的输出信号分别连接到两路JK触发器的J、K信号输入端,两个与门分别输出PWM信号。
[0008]具体的,所述输出驱动电路包括:电阻R23的一端与电阻R24的一端相连后与触发反转电路的输出DRVl相连,电阻R24的另一端与系统地相连;电阻R23的另一端与二极管D8的负极相连后与三极管Ql的基极相连,二极管D8的正极与系统地相连;三极管Ql的集电极通过电阻R26与三极管Q2的基极相连,三极管Ql的集电极与电阻R25 —端及电容C13的一端相连;三极管Ql的发射极与系统地相连;电阻R25另一端与电源VCC相连,电容C13的另一端与系统地相连;三极管Q2的集电极与双向可控硅驱动光耦OPl的输入负极相连,三极管Q2的发射极与系统地相连;双向可控硅驱动光耦OPl的输入正极与电阻R27的一端及电阻R28的一端相连,电阻R27的另一端与电源VCC相连,电阻R28的另一端与发光二极管LED2的负极相连,发光二极管LED2的正极与电源VCC相连;双向可控硅驱动光耦OPl输出的一个主端子通过电阻R29与双向可控硅TRl的一个主端子及交流输入端ACin相连,双向可控硅驱动光耦OPl输出的另一个主端子与双向可控硅TRl的门极及电阻R30的一端相连,电阻R30的另一端与双向可控娃TRl的另一个主端子、电容C15的一端、压敏电阻MV2的一端、保险丝F2的一端相连;电阻R31的一端与交流输入端ACin相连,电阻R31的另一端与电容C15的另一端相连,压敏电阻MV2的另一端也与交流输入端ACin相连,保险丝F2的另一端作为交流输出信号ACoutl与外部负载黄灯相连;电阻R32的一端与电阻R33的一端相连后与触发反转电路的输出DRV2相连,电阻R33的另一端与系统地相连,电阻R32的另一端与二极管D9的负极相连后与三极管Q3的基极相连,二极管D9的正极与系统地相连;三极管Q3的集电极通过电阻R35与三极管Q4的基极相连,三极管Q3的集电极也与电阻R34 —端及电容C14的一端相连,三极管Q3的发射极与系统地相连,电阻R34另一端与电源VCC相连,电容C14的另一端与系统地相连;三极管Q4的集电极与双向可控硅驱动光耦0P2的输入负极相连;三极管Q4的发射极与系统地相连;双向可控硅驱动光耦0P2的输入正极与电阻R36的一端及电阻R37的一端相连;电阻R36的另一端与电源VCC相连;电阻R37的另一端与发光二极管LED3的负极相连;发光二极管LED3的正极与电源VCC相连;双向可控硅驱动光耦0P2输出的一个主端子通过电阻R38与双向可控硅TR2的一个主端子及交流输入端ACin相连;双向可控硅驱动光耦0P2输出的另一个主端子与双向可控硅TR2的门极及电阻R39的一端相连;电阻R39的另一端与双向可控硅TR2的另一个主端子、电容C16的一端、压敏电阻MV3的一端、保险丝F3的一端相连;电阻R40的一端与交流输入端ACin相连,电阻R40的另一端与电容C16的另一端相连,压敏电阻MV3的另一端也与交流输入端ACin相连,保险丝F3的另一端作为交流输出信号Acout2与外部负载黄灯相连。
[0009]所述基准时钟信号发生电路包括:二极管D5的正极和二极管D6的负极分别和交流EMI滤波电路的两个输出端相连;二极管D5的负极和瞬态抑制二极管TVS2的一端相连,并通过电阻R2和光耦0P3的输入正极相连;二极管D7的负极和电容C9也和光耦0P3的输入正极相连;光耦0P3的输入负极与电容C9的另一端,二极管D7的正极,瞬态抑制二极管TVS2的另一端,以及二极管D6的正极相连;光耦0P3的输出发射极和电容ClO的一端都与系统地相连;光耦0P3的输出集电极通过电阻R3与电容ClO的另一端,以及运算放大器IClA的同相输入端相连,并且通过电阻R4和电源VCC相连;运算放大器IClA的反相输入端通过电阻R6上拉到电源VCC,也通过电阻R7和电容Cll并连后下拉到系统地;运算放大器IClA的输出端连接与门IC2A的一个输入端并通过电阻R5上拉到电源VCC ;与门IC2A的另一输入端通过电阻R8上拉到电源VCC,并且通过电容C12和系统地相连;与门IC2A的输出作为基准时钟信号的输出,供后续模块使用。
[0010]所述可调时钟分频电路包括型号为丽74HC161的集成芯片IC3,基准时钟信号发生电路的输出信号与集成芯片IC3的第二脚相连;集成芯片IC3的第一脚、第七脚、第十脚相连后通过电阻R13上拉到电源VCC ;集成芯片IC3的第九脚通过电阻R14与第十九跳针JP19的一端相连,第十九跳针JP19的另一端与集成芯片IC3的第十一脚相连;集成芯片IC3的第三脚通过第十七跳针JP17上拉到电源VCC,也通过电阻R12下拉到系统地;集成芯片IC3的第四脚通过第十六跳针JP16上拉到电源VCC,也通过电阻Rll下拉到系统地;集成芯片IC3的第五脚通过第十五跳针JP15上拉到电源VCC,也通过电阻RlO下拉到系统地;集成芯片IC3的第六脚通过第十八跳针JP18上拉到电源VCC,也通过电阻R9下拉到系统地;集成芯片IC3的第八脚接系统地;集成芯片IC3的第十六脚接电源VCC ;集成芯片IC3的第十五脚作为分频后的时钟输出信号SI与计数分配电路的输入相连。
[0011]所述计数分配电路包括型号为MM74HC4017的集成芯片IC4,可调时钟分频电路的输出信号SI与集成芯片IC4的第十四脚相连,集成芯片IC4的第十三脚与集成芯片IC4的第十五脚相连后通过电阻R15下拉到系统地;集成芯片IC4的第十六脚与电源VCC相连;集成芯片IC4的第八脚与系统地相连;集成芯片IC4的第十二脚通过电阻R16与系统地相连;集成芯片IC4的第三脚与第十四跳针JP14的一端相连;集成芯片IC4的第二脚、第四脚、第七脚、第十脚分别与第一跳针JP1、第二跳针JP2、第三跳针JP3、第四跳针JP4的一端相连;集成芯片IC4的第一脚与第五跳针JP5的一端相连;集成芯片IC4的第五脚、第六脚、第九脚、第i^一脚分别与第六跳针JP6、第七跳针JP7、第八跳针JP8、第九跳针JP9的一端相连,也分别与第十跳针J
文档序号 : 【 8396539 】

技术研发人员:何通,韩晶
技术所有人:江苏大为科技股份有限公司

备 注:该技术已申请专利,仅供学习研究,如用于商业用途,请联系技术所有人。
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何通韩晶江苏大为科技股份有限公司
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